논리 회로의 기술 매핑(Technology mapping)

OAI21과 OR+NAND

기술매핑(Technology mapping)은 논리회로설계에서 비용을 절약하기 위해 사용됩니다. 오늘은 직접 Pspice 시뮬레이션을 통해, 기술매핑을 이용하면 비용이 절감되는지 확인해볼겁니다! 오늘은 이미 라이브러리화 되어있는 기술매핑 중 하나인 "OAI21(OR + NAND)"에 대해 확인해보겠습니다. "Impact of Complex Logic Cell Layout on the Single-Event Transient Sensitivity," 논문에서 “OAI21”의 구성을 얻어 이 구성대로 시뮬레이션을 진행하였습니다. OAI21과 OR+NAND 게이트의 조합은 모두 아래와 같은 진리표에 따라 동작합니다.

진리표

 #Pspice for Ti 2020 사용했습니다.

---

1단계) OAI21으로 시뮬레이션
 OAI21은 OR, NAND 게이트 조합과 동일하게 동작됩니다. 3개의 PMOS와 3개의 NMOS로 구성됩니다. 아래 진리표로 동작합니다.

---

2단계) OR + NAND 게이트로 시뮬레이션
OR과 NAND 게이트는 아래와 같은 구성을 가지고 있습니다. 이 2개를 조합해, OR + NAND 게이트를 제작하고 이를 Pspice로 나타내어보겠습니다.

---

결론) 기술매핑(Technology mapping)을 통해, 우리는 MOSFET의 개수를 절약할 수 있습니다. 아래에서 볼 수 있듯이, OAI21은 6개의 MOSFET으로 구성되는데에 반해, OR+NAND는 10개의 MOSFET으로 구성됩니다. 이렇게되면, 60%로 MOSFET 개수가 줄어들겠죠?
 따라서, 우리는 기술매핑(Technology mapping)을 통해, 비용을 절약할 수 있다!라는 결론을 얻을 수 있습니다.

#OAI21 도식 출처
 Y. Q. Aguiar et al., "Impact of Complex Logic Cell Layout on the Single-Event Transient Sensitivity," in IEEE Transactions on Nuclear Science, vol. 66, no. 7, pp. 1465-1472, July 2019, doi: 10.1109/TNS.2019.2918077.